資料儲存PRML通道系統之全數位插值時序恢復研究及設計

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研究生：	江章皓 Zang-Hao Jiang
論文名稱：	資料儲存PRML通道系統之全數位插值時序恢復研究及設計 The Study of Digital Interpolator Timing Recovery on Data Storage PRML Channel System
指導教授：	林銀議 Y. Lin
口試委員:
學位類別：	碩士 Master
系所名稱：	資訊電機學院 - 電機工程學系 Department of Electrical Engineering
畢業學年度：	90
語文別：	中文
論文頁數：	102
中文關鍵詞：	部分反應最大相似估算偵測、第四類部份反應、改良式擴充二次方型第四類部份反應、第二類部份反應、插值時序恢復、最小均方誤差、時序相位
外文關鍵詞：	Timing Phase, Minimum Mean Square Error, MMSE, Interpolator Timing Recovery, ME2PRIV, Modified Extended 2-order PRIV, PRII, the class II Partial Response, the class IV Partial Response, ITR, PRIV, Partial Response & Maximum Likelihood detection
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數位傳輸系統中，接收到的連續時間信號被取樣，而這些取樣值用來做決策找出所傳送的符號，所以這些取樣時間必須同步於傳送的符號。近年來由於超大型積體電路(VLSI)技術的進步及高速數位訊號處理的發展，使得我們進而追求發展全數位的時序恢復方法，因此我們可以使用內插值時序回復的方法取代傳統以類比壓控振盪器(VCO)為基礎的鎖相迴路。
插值時序恢復的發展已經有一段時間了，大部份是用在傳輸語音和其他較低傳輸速率的通訊系統，因此過取樣(Oversampling)是可行的，只要取樣速率夠高就可以用簡單的插值器(Interpolator)來重建訊號，但對於較高的資料傳輸而言，過取樣是不可行的，所以我們必須以複雜度較高的插值器換取較低的取樣頻率。
除了考慮數位插值器之外，一個時序恢復機制的好壞，決定因素是在相同條件下時序相位的收斂情形與收斂後的變異數，若能尋找出變異數最小的情形自然是最好，但是一般來說尋找最佳的情形其過程十分繁瑣導致實現不易，因此退而求其次，找尋出一個次佳的情形來應用。
論文中提出使用升餘弦函數(Raised Cosine Function)做為數位插值器的重建函數，討論其在部分反應等化通道的時序恢復系統中重建內插訊號的情形，並考慮在不同的截取長度下所造成的影響，且與Sinc函數插值器、Cubic插值器及MMSE插值器做分析比較。

The Study of Digital Interpolator Timing Recovery on Data Storage PRML Channel System

目      錄
圖表索引
第一章	緒論………………………….………………………………………...1
1-1 研究動機………………………………………………………………1
1-2 部分反應等化通道及模型……………………………………………2
1-2.1 磁記錄簡介…………………………………………………….2
1-2.2 磁記錄通道模型……………………………………………….3
1-2.3 雜訊增強效應(Noise Enhancement)…………………………..5
1-3 時序恢復簡介…………………………………………………………5
第二章	數位插值器型態的分析與探討……………………………………...11
2-1 數位插值器操作原理………………………………………………..11
2-2 數位插值器的型式…………………………………………………..14
2-2.1 MMSE插值器…………………………………………………14
2-2.2 Sinc函數插值器………………………………………………17
2-2.3 Raised Cosine函數插值器……………………………………19
2-3 內插值的計算方式…………………………………………………..21
2-3.1 儲存插值函數離散值的計算方式…………………………...21
2-3.2 即時計算方式………………………………………………...23
2-4 MMSE插值器、Sinc函數及Raised Cosine函數插值器的
性能分析與比較……………………………………………………...23
2-4.1 疊頻效應Aliasing…………………………………………….23
2-4.2 重建訊號與正確時序取樣訊號的均方誤差期望值MSE…..25
2-4.3 討論…………………………………………………………...26
第三章	全數位化插值時序恢復迴路(Timing Recovery Loop)架構………..47
3-1 時序調整法則與時序函數…………………………………………..48
3-1.1 最佳化時序函數參數………………………………………...50
3-1.2 以簡化計算複雜度的方式調整時序………………………...55
3-2 時序相位獲得模式(Acquisition Mode)……………………………..59
3-2.1 前置訊號序列(Preamble)之選取…………………………….60
3-2.2 時序相位獲得模式下的數位訊號量化位階選取與重建…...61
3-2.3 時序相位獲得模式下的時序相位誤差變異數……………...62
3-3 時序相位循跡模式(Tracking Mode)………………………………...63
3-3.1 時序相位循跡模式下的數位訊號量化位階之選取與重建...63
3-3.2 時序相位循跡模式下的時序相位誤差變異數……………...65
3-4 部分反應等化在時序恢復機制下的比較…………………………..66
3-5 RLS調適性等化器的加入…………………………………………...67
第四章	數位插值器在部分反應通道時序恢復上的效能模擬表現………..84
4-1 數位插值器硬體計算複雜度與模擬所需時間之分析……………..84
4-1.1 計算複雜度…………………………………………………...84
4-1.2 數位插值器模擬所需時間…………………………………...85
4-2 數位插值時序恢復系統的時序相位調整收斂情形………………..86
4-3 位元錯誤率…………………………………………………………..87
第五章	結論與展望…………………………………………………………102
附錄 模擬退火與DFP混合式法則（SA-DFP最佳化演算法則）
參考文獻

                                

參考文獻
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