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研究生: 林士哲
Shr-Je Lin
論文名稱: 利用元件庫資訊估測閘級階層設計的電流波形之研究
On Current Waveform Estimation of Gate Level Designs Using Cell Library Information
指導教授: 劉建男
Chien-Nan Liu
口試委員:
學位類別: 碩士
Master
系所名稱: 資訊電機學院 - 電機工程學系
Department of Electrical Engineering
畢業學年度: 93
語文別: 中文
論文頁數: 60
中文關鍵詞: 閘級階層元件庫資訊電流波形
外文關鍵詞: gate level, cell library, current waveform
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  • 目前高階電流模型這個研究方向開始受到重視,因為一旦可以快速的估計出電流的大小及變化情況,應用在電路設計中,將可用來估算電路中雜訊的大小,像是IR-drop,或是SSN (simultaneous switch noise)效應;這些會影響電路的效能或功能的雜訊,都可藉由電流的估計,來估算雜訊的大小。另外,對於power line的大小及佈局等等,都有很大的幫助。
    在現今SOC(system-on-chip)時代,隨著電路的複雜度增加,模擬所花費的時間也隨著增加,為了加快模擬速度,必須把模擬的階層往上提高,為了同時確保一定的精準度與速度,因此選擇操作在閘極階層(gate-level)來做模擬。本篇論文提出一個新的想法,利用一些簡單的MOS特性,並經由現有的元件庫資訊,經過簡單運算就能準確的估計出電流波形。
    而此論文的最終目標,想把此想法應用到現今現有的一些模擬軟體,因為此方法所需的資料,皆可由元件庫的資訊中取得,只需要外掛一些搜尋與計算的程式即可,不必耗費相當冗長的時間來跑SPICE的模擬,就可快速的從閘級模擬中獲得雜訊資料,這將會是個非常簡單且實用的方法。


    1. 序論 7 1.1. 研究動機 7 1.2. 論文整體組織 11 2. 相關背景與知識 12 2.1. 數位CMOS電路的電流 12 2.2. 現有的一些電流估測方法 14 2.3. 元件庫(cell library)格式 16 2.4. 現有的模擬工具(Prime Power) 18 3. 新的閘級階層電流模型 20 3.1. 簡介 20 3.2. 重建真實電壓波形 21 3.3充電之電流波形 23 3.2.1. 底的寬度(充電) 23 3.2.2. 電流最大值的位置 (充電) 25 3.2.2.1. 最大電流值 (充電) 28 3.3. 放電之電流波形 31 3.3.1. 底的寬度 (放電) 31 3.3.2. 電流最大值的位置 (放電) 33 3.3.3. 最大電流值 (放電) 36 3.4. 複雜邏輯閘之處理 40 3.6. 兩個閘以上的電流波形 49 4. 實驗結果 51 4.1 兩個閘以上的電流波形 51 5. 結論 59

    [1] R. Burch, F. Najm, P. Yang, and I. Hajj, “Pattern independent current
    estimation for reliability analysis of CMOS circuits,” in Proc. Design
    Automat. Conf., 1988.
    [2] H. Kriplani, F. N. Najm, and I. N. Hajj, “Pattern independent maximum
    current estimation in power and ground buses of CMOS VLSI circuits:
    Algorithms, signal correlations, and their resolution,” IEEE Trans.
    Computer-Aided Design, vol. 14, 2, Aug. 1995.
    [3] A. Nabavi-Lishi and N. C. Rumin, “Inverter models of CMOS gates
    for supply current and delay evaluation,” IEEE Trans. Computer-Aided
    Design, vol. 13, Oct. 1994.
    [4] A. Chatzigeorgiou, S. Nikolaidis, and I. Tsoukalas, “A modeling technique
    for CMOS gates,” IEEE Trans. Computer-Aided Design, vol. 18, May 1999.
    [5]Acar, E.; Arunachalam, R.; Nassif, S.R” Predicting short circuit power from timing models”, Design Automation Conference, 2003. Proceedings of the ASP-DAC 2003.
    [6] Jyh Herng Wang; Jeng Ten Fan; Wu Shiung Feng” A novel current model for CMOS gates” Circuits and Systems, 1992. ISCAS ''92. Proceedings., 1992 IEEE International Symposium on Vol. 5, 3-6 May 1992 vol.5
    [7] Boliolo, A.; Benini, L.; de Micheli, G.; Ricco, B.;” Gate-level power and current simulation of CMOS integrated circuits” IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Vol. 5, Dec. 1997.
    Hamoui, A.A.; Rumin, N.C.;” An analytical model for current, delay, and power analysis of submicron CMOS logic circuits”, IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing, Vol. 47, Oct. 2000.
    [9] van Heijningen, M.; Badaroglu, M.; Donnay, S.; Engels, M.; Bolsens, I.;” High-level simulation of substrate noise generation including power supply noise coupling” Design Automation Conference, 2000. Proceedings 2000. 37th
    June 5-9, 2000.
    [10] Yi-Fang Chiu, ”PrimePower Overview”,ITRI/STC.

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