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研究生： 黃富生
Fu-Sheng Huang
論文名稱： 數位電視內接收機同步系統之設計與實現
Design and Implementation of Synchronization System for DVB-T Receiver
指導教授： 陳逸民
Yih-Min Chen
口試委員:
學位類別： 碩士
Master
系所名稱： 資訊電機學院 - 通訊工程學系
Department of Communication Engineering
畢業學年度： 94
語文別： 中文
論文頁數： 58
中文關鍵詞： 同步 、正交分頻多工 、數位電視
外文關鍵詞： DVB-T, OFDM, synchronization
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    • 歐規的數位電視地面廣播(DVB-T)採用正交分頻多工(OFDM)的調變技術，此技術能在頻率選擇衰減通道下，提供高速率、高頻譜效率的數位傳輸與多媒體服務。然而，同步誤差對OFDM系統效能影響甚大，系統中需要同步的包括符元時間、載波頻率、取樣頻率三項，而其同步之動作主要依賴循環字首訊號重複之相關性以及已知的引示訊號(pilot)來進行。
    本論文將就非同步對系統的影響以及系統對同步誤差的忍受程度進行研究分析，再針對各項同步提出估測之方式，建立一DVB-T適用的接收機同步系統。並以Verilog語言撰寫所設計之系統，搭配ModelSim軟體以及FPGA訊號實錄平台進行模組功能的驗證，最終將於FPGA硬體上實現此同步系統。

    The terrestrial digital video broadcasting (DVB-T) of European Standard has adopted the orthogonal frequency division multiplexing (OFDM) modulation technique, that offers a high-rate, high bandwidth-efficient digital transmission and multimedia services over frequency-selective fading channels. However, OFDM is very sensitive to synchronization errors, and the synchronization of OFDM includes symbol timing, carrier frequency offset (CFO) and sampling frequency offset (SFO). The synchronization scheme is mainly based on the correlation of cyclic prefix and the pilot signals.
    This thesis has studied the effect of synchronization errors on the system, proposed schemes for each synchronization, and presented a synchronization system for DVB-T receiver. To implement the synchronization system on FPGA hardware, this thesis includes coding the presented synchronization system with Verilog language and verifying the function of modules with ModelSim software and FPGA hardware platform.

    第一章 緒論 1 1.1 研究動機與背景 1 1.2 研究方法與目的 2 1.3 章節提要 4 第二章 歐規數位電視地面廣播系統簡介5 2.1 OFDM簡介 5 2.1.1 OFDM調變原理 5 2.1.2 OFDM系統模型 8 2.2 DVB-T系統規格與參數 9 2.2.1 DVB-T系統簡介 9 2.2.2 DVB-T訊框架構 10 2.2.3 DVB-T參考訊號 13 第三章 同步問題之描述與模擬 16 3.1 時間同步 16 3.1.1 時間同步誤差之影響 16 3.1.2 延遲相關器 18 3.2 載波頻率同步 19 3.2.1 載波頻率誤差之影響 19 3.2.2 小數部分載波頻率誤差估測 22 3.2.3 整數部分載波頻率誤差估測 23 3.2.4 頻譜反轉之估測 24 3.3 取樣頻率同步 25 3.4 符元索引同步 28 3.5 同步系統整合 29 3.6 同步系統之模擬 30 第四章 同步系統之硬體設計 39 4.1 延遲相關器之硬體設計 39 4.1.1 延遲相關器 40 4.1.2 以CORDIC運算反正切函數 43 4.1.3 1-bit之延遲相關器設計 46 4.2 符元索引與載波頻率同步之硬體設計48 4.2.1 符元索引同步硬體設計 48 4.2.2 整數載波頻率同步 49 4.2.3 整數頻率與符元索引同步結合之硬體設計50 4.3 取樣頻率同步之硬體設計 51 4.4 硬體實作之結果分析 53 4.4.1 硬體系統 53 4.4.2 結果討論 54 第五章 結論與未來發展 57 參考文獻 58

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